ST STM32F40 Series Bedienungsanleitung

Dieses Handbuch passt für folgende Modelle

4

Inhaltsverzeichnis

Andere ST Mikrocontroller Handbücher

ST

ST STM32L562E-DK Bedienungsanleitung

ST

ST STM32L053 Bedienungsanleitung

ST

ST STM32F2 Series Bedienungsanleitung

ST

ST STEVAL-STWINBX1 Bedienungsanleitung

ST

ST SPIRIT1 Bedienungsanleitung

ST

ST STM32 Nucleo Bedienungsanleitung

ST

ST ST10F276E Bedienungsanleitung

ST

ST STM32H74xI/G Bedienungsanleitung

ST

ST STM32F0 Series Montage- und Bedienungsanleitung

ST

ST 32F429IDISCOVERY Bedienungsanleitung

ST

ST STM32 Nucleo Montage- und Bedienungsanleitung

ST

ST STM32MP135F-DK Bedienungsanleitung

ST

ST STM32H7B3I-DK Bedienungsanleitung

ST

ST STM32F446 Series Bedienungsanleitung

ST

ST STM32 Nucleo Bedienungsanleitung

ST

ST AN3155 Montage- und Bedienungsanleitung

ST

ST FP-SNS-SMARTAG1 Bedienungsanleitung

ST

ST STR71xF Bedienungsanleitung

ST

ST Sound Terminal STA333W Bedienungsanleitung

ST

ST ST624 B-EMU2 Series Bedienungsanleitung

ST

ST STM32F103 series Montage- und Bedienungsanleitung

ST

ST STM32 Series Montage- und Bedienungsanleitung

ST

ST STM32F205 series Bedienungsanleitung

ST

ST STM32F20 Series Montage- und Bedienungsanleitung

Beliebte Mikrocontroller Handbücher anderer Marken

AMS

AMS AS7261 Demo Kit Bedienungsanleitung

Novatek

Novatek NT6861 Bedienungsanleitung

Espressif Systems

Espressif Systems ESP8266 SDK Einrichtungshandbuch

Nuvoton

Nuvoton ISD61S00 ChipCorder Leitfaden

STMicrolectronics

STMicrolectronics ST7 Assembler Linker Bedienungsanleitung

Texas Instruments

Texas Instruments Chipcon CC2420DK Bedienungsanleitung

Lantronix

Lantronix Intrinsyc Open-Q 865XR SOM Bedienungsanleitung

NEC

NEC 78GK0S/K 1+ Series Montage- und Bedienungsanleitung

Mikroe

Mikroe SEMITECH N-PLC Click Montage- und Bedienungsanleitung

Intel

Intel Agilex Bedienungsanleitung

Cypress

Cypress CY4607 HX2VL Bedienungsanleitung

DIGITAL-LOGIC

DIGITAL-LOGIC MICROSPACE Bedienungsanleitung

Texas Instruments

Texas Instruments TMS320F2837 D Series Bedienungsanleitung

CYPRES

CYPRES CY14NVSRAMKIT-001 Bedienungsanleitung

Texas Instruments

Texas Instruments INA-DUAL-2AMP-EVM Bedienungsanleitung

Espressif Systems

Espressif Systems ESP8266EX Betriebsanleitung

Abov

Abov AC33M8128L Bedienungsanleitung

Laird

Laird BL654PA Bedienungsanleitung

February 2013 Doc ID 018909 Rev 4 1/1422

RM0090

Reference manual

STM32F40xxx, STM32F41xxx, STM32F42xxx, STM32F43xxx

advanced ARM-based 32-bit MCUs

Introduction

This reference manual targets application developers. It provides complete information on

how to use the STM32F405xx/07xx, STM32F415xx/17xx, STM32F42xxx and

STM32F43xxx microcontroller memory and peripherals.

The STM32F405xx/07xx, STM32F415xx/17xx, STM32F42xxx and STM32F43xxx constitute

a family of microcontrollers with different memory sizes, packages and peripherals.

For ordering information, mechanical and electrical device characteristics please refer to the

datasheets.

For information on the ARM Cortex™-M4F core, please refer to the Cortex™-M4F Technical

Reference Manual.

Related documents

Available from STMicroelectronics web site (http://www/st.com):

■

STM32F40x and STM32F41x datasheets

■

STM32F42x and STM32F43x databriefs

■For information on the ARM Cortex™-M4 core with FPU, refer to the STM32F3xx/F4xxx

Cortex™-M4 programming manual (PM0214).

Table 1. Applicable products

Product family Part numbers and product categories

Microcontrollers STM32F405xx, STM32F407xx, STM32F415xx, STM32F417xx,

STM32F427xx, STM32F437xx

www.st.com

RM0090 Contents

Doc ID 018909 Rev 4 2/1422

Contents

1 Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

1.1 List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

1.2 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

1.3 Peripheral availability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

2 Memory and bus architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

2.1 System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

2.1.1 S0: I-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

2.1.2 S1: D-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

2.1.3 S2: S-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

2.1.4 S3, S4: DMA memory bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

2.1.5 S5: DMA peripheral bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

2.1.6 S6: Ethernet DMA bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

2.1.7 S7: USB OTG HS DMA bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

2.1.8 BusMatrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

2.1.9 AHB/APB bridges (APB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

2.2 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

2.3 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

2.3.1 Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

2.3.2 Flash memory overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

2.3.3 Bit banding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

2.4 Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

3 Embedded Flash memory interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

3.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

3.3 Embedded Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

3.4 Read interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

3.4.1 Relation between CPU clock frequency and Flash memory read time . 61

3.4.2 Adaptive real-time memory accelerator (ART Accelerator™) . . . . . . . . 63

3.5 Erase and program operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

3.5.1 Unlocking the Flash control register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

3.5.2 Program/erase parallelism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

Contents RM0090

3/1422 Doc ID 018909 Rev 4

3.5.3 Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

3.5.4 Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

3.5.5 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

3.6 Option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

3.6.1 Description of user option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

3.6.2 Programming user option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

3.6.3 Read protection (RDP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

3.6.4 Write protections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

3.7 One-time programmable bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

3.8 Flash interface registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

3.8.1 Flash access control register (FLASH_ACR) . . . . . . . . . . . . . . . . . . . . . 75

3.8.2 Flash key register (FLASH_KEYR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

3.8.3 Flash option key register (FLASH_OPTKEYR) . . . . . . . . . . . . . . . . . . . 77

3.8.4 Flash status register (FLASH_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

3.8.5 Flash control register (FLASH_CR) for

STM32F405xx/07xx and STM32F415xx/17xx . . . . . . . . . . . . . . . . . . . . 79

3.8.6 Flash control register (FLASH_CR) for

STM32F42xxx and STM32F43xxx . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

3.8.7 Flash option control register (FLASH_OPTCR) . . . . . . . . . . . . . . . . . . 82

3.8.8 Flash option control register (FLASH_OPTCR1)

for STM32F42xxx and STM32F43xxx . . . . . . . . . . . . . . . . . . . . . . . . . . 83

3.8.9 Flash interface register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

4 CRC calculation unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

4.1 CRC introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

4.2 CRC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

4.3 CRC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

4.4 CRC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

4.4.1 Data register (CRC_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

4.4.2 Independent data register (CRC_IDR) . . . . . . . . . . . . . . . . . . . . . . . . . 87

4.4.3 Control register (CRC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

4.4.4 CRC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

5 Power controller (PWR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

5.1 Power supplies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

5.1.1 Independent A/D converter supply and reference voltage . . . . . . . . . . . 90

5.1.2 Battery backup domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

RM0090 Contents

Doc ID 018909 Rev 4 4/1422

5.1.3 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

5.2 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

5.2.1 Power-on reset (POR)/power-down reset (PDR) . . . . . . . . . . . . . . . . . . 94

5.2.2 Brownout reset (BOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

5.2.3 Programmable voltage detector (PVD) . . . . . . . . . . . . . . . . . . . . . . . . . 95

5.3 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

5.3.1 Slowing down system clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

5.3.2 Peripheral clock gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

5.3.3 Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

5.3.4 Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

5.3.5 Standby mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

5.3.6 Programming the RTC alternate functions to wake up the device from

the Stop and Standby modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

5.4 Power control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

5.4.1 PWR power control register (PWR_CR)

for STM32F405xx/07xx and STM32F415xx/17xx . . . . . . . . . . . . . . . . 105

5.4.2 PWR power control register (PWR_CR)

for STM32F42xxx and STM32F43xxx . . . . . . . . . . . . . . . . . . . . . . . . . 106

5.4.3 PWR power control/status register (PWR_CSR) . . . . . . . . . . . . . . . . 108

5.5 PWR register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

6 Reset and clock control for (RCC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

6.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

6.1.1 System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

6.1.2 Power reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

6.1.3 Backup domain reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

6.2 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

6.2.1 HSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

6.2.2 HSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

6.2.3 PLL configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

6.2.4 LSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

6.2.5 LSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

6.2.6 System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

6.2.7 Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

6.2.8 RTC/AWU clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

6.2.9 Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

6.2.10 Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

Contents RM0090

5/1422 Doc ID 018909 Rev 4

6.2.11 Internal/external clock measurement using TIM5/TIM11 . . . . . . . . . . . 120

6.3 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

6.3.1 RCC clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . 123

6.3.2 RCC PLL configuration register (RCC_PLLCFGR) . . . . . . . . . . . . . . . 125

6.3.3 RCC clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . 127

6.3.4 RCC clock interrupt register (RCC_CIR) . . . . . . . . . . . . . . . . . . . . . . . 129

6.3.5 RCC AHB1 peripheral reset register (RCC_AHB1RSTR) . . . . . . . . . . 132

6.3.6 RCC AHB2 peripheral reset register (RCC_AHB2RSTR) . . . . . . . . . . 134

6.3.7 RCC AHB3 peripheral reset register (RCC_AHB3RSTR) . . . . . . . . . . 135

6.3.8 RCC APB1 peripheral reset register for

STM32F405xx/07xx and STM32F415xx/17xx(RCC_APB1RSTR) . . . 135

6.3.9 RCC APB1 peripheral reset register for

STM32F42xxx and STM32F43xxx (RCC_APB1RSTR) . . . . . . . . . . . 138

6.3.10 RCC APB2 peripheral reset register (RCC_APB2RSTR)

for STM32F405xx/07xx and STM32F415xx/17xx . . . . . . . . . . . . . . . . 141

6.3.11 RCC APB2 peripheral reset register for

STM32F42xxx and STM32F43xxx (RCC_APB2RSTR) . . . . . . . . . . . 143

6.3.12 RCC AHB1 peripheral clock enable register (RCC_AHB1ENR) . . . . . 145

6.3.13 RCC AHB2 peripheral clock enable register (RCC_AHB2ENR) . . . . . 147

6.3.14 RCC AHB3 peripheral clock enable register (RCC_AHB3ENR) . . . . . 148

6.3.15 RCC APB1 peripheral clock enable register

for STM32F405xx/07xx and STM32F415xx/17xx(RCC_APB1ENR) . . 148

6.3.16 RCC APB1 peripheral clock enable register

for STM32F42xxx and STM32F43xxx(RCC_APB1ENR) . . . . . . . . . . 151

6.3.17 RCC APB2 peripheral clock enable register (RCC_APB2ENR)

for STM32F405xx/07xx and STM32F415xx/17xx . . . . . . . . . . . . . . . . 154

6.3.18 RCC APB2 peripheral clock enable register

for STM32F42xxx and STM32F43xxx(RCC_APB2ENR) . . . . . . . . . . 156

6.3.19 RCC AHB1 peripheral clock enable in low power mode register

for STM32F405xx/07xx and STM32F415xx/17xx

(RCC_AHB1LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

6.3.20 RCC AHB1 peripheral clock enable in low power mode register

for STM32F42xxx and STM32F43xxx (RCC_AHB1LPENR) . . . . . . . . 161

6.3.21 RCC AHB2 peripheral clock enable in low power mode register

(RCC_AHB2LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

6.3.22 RCC AHB3 peripheral clock enable in low power mode register

(RCC_AHB3LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

6.3.23 RCC APB1 peripheral clock enable in low power mode register

for STM32F405xx/07xx and STM32F415xx/17xx

(RCC_APB1LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

6.3.24 RCC APB1 peripheral clock enable in low power mode register

for STM32F42xxx and STM32F43xxx (RCC_APB1LPENR) . . . . . . . . 168

RM0090 Contents

Doc ID 018909 Rev 4 6/1422

6.3.25 RCC APB2 peripheral clock enabled in low power mode

register for STM32F405xx/07xx and STM32F415xx/17xx for

STM32F405xx/07xx and STM32F415xx/17xx(RCC_APB2LPENR) . . 171

6.3.26 RCC APB2 peripheral clock enabled in low power mode register

for STM32F42xxx and STM32F43xxx (RCC_APB2LPENR) . . . . . . . . 173

6.3.27 RCC Backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . 175

6.3.28 RCC clock control & status register (RCC_CSR) . . . . . . . . . . . . . . . . 176

6.3.29 RCC spread spectrum clock generation register (RCC_SSCGR) . . . . 178

6.3.30 RCC PLLI2S configuration register (RCC_PLLI2SCFGR) . . . . . . . . . 179

6.3.31 RCC Dedicated Clocks Configuration Register (RCC_DCKCFGR) . . 180

6.3.32 RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181

7 General-purpose I/Os (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

7.1 GPIO introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

7.2 GPIO main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

7.3 GPIO functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

7.3.1 General-purpose I/O (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187

7.3.2 I/O pin multiplexer and mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188

7.3.3 I/O port control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

7.3.4 I/O port data registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

7.3.5 I/O data bitwise handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

7.3.6 GPIO locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

7.3.7 I/O alternate function input/output . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

7.3.8 External interrupt/wakeup lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

7.3.9 Input configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

7.3.10 Output configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194

7.3.11 Alternate function configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195

7.3.12 Analog configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

7.3.13 Using the OSC32_IN/OSC32_OUT pins as GPIO PC14/PC15

port pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

7.3.14 Using the OSC_IN/OSC_OUT pins as GPIO PH0/PH1 port pins . . . . 196

7.3.15 Selection of RTC_AF1 and RTC_AF2 alternate functions . . . . . . . . . . 197

7.4 GPIO registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198

7.4.1 GPIO port mode register (GPIOx_MODER) (x = A..I) . . . . . . . . . . . . . 198

7.4.2 GPIO port output type register (GPIOx_OTYPER)

(x = A..I) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

7.4.3 GPIO port output speed register (GPIOx_OSPEEDR)

(x = A..I/) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

Contents RM0090

7/1422 Doc ID 018909 Rev 4

7.4.4 GPIO port pull-up/pull-down register (GPIOx_PUPDR)

(x = A..I/) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

7.4.5 GPIO port input data register (GPIOx_IDR) (x = A..I) . . . . . . . . . . . . . 200

7.4.6 GPIO port output data register (GPIOx_ODR) (x = A..I) . . . . . . . . . . . 200

7.4.7 GPIO port bit set/reset register (GPIOx_BSRR) (x = A..I) . . . . . . . . . . 201

7.4.8 GPIO port configuration lock register (GPIOx_LCKR)

(x = A..I) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201

7.4.9 GPIO alternate function low register (GPIOx_AFRL) (x = A..I) . . . . . . 202

7.4.10 GPIO alternate function high register (GPIOx_AFRH)

(x = A..I) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203

7.4.11 GPIO register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203

8 System configuration controller (SYSCFG) . . . . . . . . . . . . . . . . . . . . 206

8.1 I/O compensation cell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206

8.2 SYSCFG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206

8.2.1 SYSCFG memory remap register (SYSCFG_MEMRMP) . . . . . . . . . . 206

8.2.2 SYSCFG peripheral mode configuration register (SYSCFG_PMC)

for STM32F405xx/07xx and STM32F415xx/17xx . . . . . . . . . . . . . . . . 207

8.2.3 SYSCFG peripheral mode configuration register (SYSCFG_PMC)

for STM32F42xxx and STM32F43xxx . . . . . . . . . . . . . . . . . . . . . . . . . 207

8.2.4 SYSCFG external interrupt configuration register 1

(SYSCFG_EXTICR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

8.2.5 SYSCFG external interrupt configuration register 2

(SYSCFG_EXTICR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

8.2.6 SYSCFG external interrupt configuration register 3

(SYSCFG_EXTICR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

8.2.7 SYSCFG external interrupt configuration register 4

(SYSCFG_EXTICR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

8.2.8 Compensation cell control register (SYSCFG_CMPCR) . . . . . . . . . . . 210

8.2.9 SYSCFG register maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

9 DMA controller (DMA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

9.1 DMA introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

9.2 DMA main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

9.3 DMA functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215

9.3.1 General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215

9.3.2 DMA transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217

9.3.3 Channel selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218

9.3.4 Arbiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219

RM0090 Contents

Doc ID 018909 Rev 4 8/1422

9.3.5 DMA streams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

9.3.6 Source, destination and transfer modes . . . . . . . . . . . . . . . . . . . . . . . 220

9.3.7 Pointer incrementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223

9.3.8 Circular mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224

9.3.9 Double buffer mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224

9.3.10 Programmable data width, packing/unpacking, endianess . . . . . . . . . 225

9.3.11 Single and burst transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227

9.3.12 FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227

9.3.13 DMA transfer completion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230

9.3.14 DMA transfer suspension . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231

9.3.15 Flow controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231

9.3.16 Summary of the possible DMA configurations . . . . . . . . . . . . . . . . . . . 232

9.3.17 Stream configuration procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233

9.3.18 Error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234

9.4 DMA interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

9.5 DMA registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

9.5.1 DMA low interrupt status register (DMA_LISR) . . . . . . . . . . . . . . . . . . 235

9.5.2 DMA high interrupt status register (DMA_HISR) . . . . . . . . . . . . . . . . . 236

9.5.3 DMA low interrupt flag clear register (DMA_LIFCR) . . . . . . . . . . . . . . 237

9.5.4 DMA high interrupt flag clear register (DMA_HIFCR) . . . . . . . . . . . . . 237

9.5.5 DMA stream x configuration register (DMA_SxCR) (x = 0..7) . . . . . . . 239

9.5.6 DMA stream x number of data register (DMA_SxNDTR) (x = 0..7) . . . 242

9.5.7 DMA stream x peripheral address register (DMA_SxPAR) (x = 0..7) . 242

9.5.8 DMA stream x memory 0 address register (DMA_SxM0AR) (x = 0..7) 243

9.5.9 DMA stream x memory 1 address register (DMA_SxM1AR) (x = 0..7) 243

9.5.10 DMA stream x FIFO control register (DMA_SxFCR) (x = 0..7) . . . . . . 244

9.5.11 DMA register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

10 Interrupts and events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

10.1 Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . 249

10.1.1 NVIC features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

10.1.2 SysTick calibration value register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

10.1.3 Interrupt and exception vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

10.2 External interrupt/event controller (EXTI) . . . . . . . . . . . . . . . . . . . . . . . . 249

10.2.1 EXTI main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257

10.2.2 EXTI block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257

10.2.3 Wakeup event management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257

Contents RM0090

9/1422 Doc ID 018909 Rev 4

10.2.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258

10.2.5 External interrupt/event line mapping . . . . . . . . . . . . . . . . . . . . . . . . . 259

10.3 EXTI registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260

10.3.1 Interrupt mask register (EXTI_IMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 260

10.3.2 Event mask register (EXTI_EMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260

10.3.3 Rising trigger selection register (EXTI_RTSR) . . . . . . . . . . . . . . . . . . 260

10.3.4 Falling trigger selection register (EXTI_FTSR) . . . . . . . . . . . . . . . . . . 261

10.3.5 Software interrupt event register (EXTI_SWIER) . . . . . . . . . . . . . . . . . 261

10.3.6 Pending register (EXTI_PR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262

10.3.7 EXTI register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262

11 Analog-to-digital converter (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

11.1 ADC introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

11.2 ADC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

11.3 ADC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

11.3.1 ADC on-off control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266

11.3.2 ADC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266

11.3.3 Channel selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266

11.3.4 Single conversion mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267

11.3.5 Continuous conversion mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267

11.3.6 Timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268

11.3.7 Analog watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268

11.3.8 Scan mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269

11.3.9 Injected channel management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270

11.3.10 Discontinuous mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271

11.4 Data alignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272

11.5 Channel-wise programmable sampling time . . . . . . . . . . . . . . . . . . . . . 272

11.6 Conversion on external trigger and trigger polarity . . . . . . . . . . . . . . . . 273

11.7 Fast conversion mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275

11.8 Data management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

11.8.1 Using the DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

11.8.2 Managing a sequence of conversions without using the DMA . . . . . . 276

11.8.3 Conversions without DMA and without overrun detection . . . . . . . . . . 277

11.9 Multi ADC mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

11.9.1 Injected simultaneous mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280

11.9.2 Regular simultaneous mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

RM0090 Contents

Doc ID 018909 Rev 4 10/1422

11.9.3 Interleaved mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283

11.9.4 Alternate trigger mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284

11.9.5 Combined regular/injected simultaneous mode . . . . . . . . . . . . . . . . . . 286

11.9.6 Combined regular simultaneous + alternate trigger mode . . . . . . . . . . 287

11.10 Temperature sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288

11.11 Battery charge monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290

11.12 ADC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290

11.13 ADC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291

11.13.1 ADC status register (ADC_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291

11.13.2 ADC control register 1 (ADC_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . 292

11.13.3 ADC control register 2 (ADC_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . 294

11.13.4 ADC sample time register 1 (ADC_SMPR1) . . . . . . . . . . . . . . . . . . . . 297

11.13.5 ADC sample time register 2 (ADC_SMPR2) . . . . . . . . . . . . . . . . . . . . 297

11.13.6 ADC injected channel data offset register x (ADC_JOFRx)(x=1..4) . . 298

11.13.7 ADC watchdog higher threshold register (ADC_HTR) . . . . . . . . . . . . . 298

11.13.8 ADC watchdog lower threshold register (ADC_LTR) . . . . . . . . . . . . . . 298

11.13.9 ADC regular sequence register 1 (ADC_SQR1) . . . . . . . . . . . . . . . . . 299

11.13.10 ADC regular sequence register 2 (ADC_SQR2) . . . . . . . . . . . . . . . . . 299

11.13.11 ADC regular sequence register 3 (ADC_SQR3) . . . . . . . . . . . . . . . . . 300

11.13.12 ADC injected sequence register (ADC_JSQR) . . . . . . . . . . . . . . . . . . 300

11.13.13 ADC injected data register x (ADC_JDRx) (x= 1..4) . . . . . . . . . . . . . . 301

11.13.14 ADC regular data register (ADC_DR) . . . . . . . . . . . . . . . . . . . . . . . . . 301

11.13.15 ADC Common status register (ADC_CSR) . . . . . . . . . . . . . . . . . . . . . 303

11.13.16 ADC common control register (ADC_CCR) . . . . . . . . . . . . . . . . . . . . . 304

11.13.17 ADC common regular data register for dual and triple modes

(ADC_CDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307

11.13.18 ADC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307

12 Digital-to-analog converter (DAC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310

12.1 DAC introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310

12.2 DAC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310

12.3 DAC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312

12.3.1 DAC channel enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312

12.3.2 DAC output buffer enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312

12.3.3 DAC data format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312

12.3.4 DAC conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313

12.3.5 DAC output voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314