STMicroelectronics SPC572L series Bedienungsanleitung

Inhaltsverzeichnis

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September 2017 DocID027809 Rev 4 1/2058

1

RM0400

Reference manual

SPC572Lx - 32-bit Power Architecture® based MCU for automotive

powertrain applications

Introduction

Overview

This document defines the functionality of the SPC572Lx microcontroller for use by software

and hardware developers. The SPC572Lx is built on Power Architecture® technology and

integrates technologies that are important for today’s and tomorrow's automotive

applications, including automotive powertrain controller applications for four-cylinder

gasoline and diesel engines, chassis control applications, transmission control applications,

steering and braking applications, as well as low-end hybrid applications and safety

applications that require a high safety integrity level.

The information in this book is subject to change without notice, as described in the

disclaimer. As with any technical documentation, it is the reader’s responsibility to be sure

he or she is using the most recent version of the documentation.

To locate any published errata or updates for this document, visit the ST Web site at

http://www.st.com.

Audience

This manual is intended for system software and hardware developers and applications

programmers who want to develop products with the SPC572Lx device. It is assumed that

the reader understands operating systems, microprocessor system design, basic principles

of software and hardware, and basic details of the Power Architecture.

Document organization

This document includes chapters that are divided into parts:

•Part I includes chapters that describe the device as a whole or provide device-specific

information.

•Part II includes chapters that describe the functionality of the individual modules on the

device.

www.st.com

Contents RM0400

2/2058 DocID027809 Rev 4

Contents

1 Preface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

1.2 Audience . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

1.3 Document organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

1.4 Register conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

1.5 Acronyms and abbreviations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

1.6 Reference documents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

2.1 SPC572Lx microcontroller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

2.1.1 Target applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

2.1.2 Overall architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

2.1.3 Core features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

2.1.4 Memory hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

2.2 Features summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

2.3 Feature list . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

2.4 Packaging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

2.5 Software debug and calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

2.6 Block diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

3 Embedded memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

3.2 SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

3.2.1 System SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

3.2.2 Overlay SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

3.2.3 Processor core local SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

3.3 Embedded flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

3.3.1 Flash memory controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

3.3.2 Flash memory array . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

3.4 Security features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

4 Signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

4.1 Production packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

DocID027809 Rev 4 3/2058

RM0400 Contents

43

4.2 Package pinouts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

4.3 Pin descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

4.3.1 Pin startup and reset states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

4.3.2 Power supply and reference voltage pins . . . . . . . . . . . . . . . . . . . . . . 106

4.3.3 System pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

4.3.4 LVDS pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

4.3.5 Generic pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

5 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

6 Device configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .117

6.2 Core module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .117

6.2.1 Core reset settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

6.2.2 Special purpose register (SPR) summary . . . . . . . . . . . . . . . . . . . . . . 119

6.3 System modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

6.3.1 SIUL2 configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

6.3.2 Crossbar switch configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

6.3.3 System Memory Protection Unit (SMPU) configuration . . . . . . . . . . . . 123

6.3.4 Peripheral bridge configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

6.3.5 Platform Configuration Module (PCM) . . . . . . . . . . . . . . . . . . . . . . . . . 126

6.3.6 Interrupt Controller (INTC) configuration . . . . . . . . . . . . . . . . . . . . . . . 127

6.3.7 DMA controller configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

6.3.8 DMACHMUX configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

6.4 Memories and memory interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

6.4.1 Flash memory controller (PFLASH) configuration . . . . . . . . . . . . . . . . 151

6.4.2 Decorated Storage Memory Controller (DSMC) . . . . . . . . . . . . . . . . . 152

6.4.3 ECC Error Reporting Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

6.4.4 ECC Error Injection Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

6.4.5 Analog modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

6.4.6 Temperature sensor configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

6.4.7 Analog-to-Digital Converters (ADC) configuration . . . . . . . . . . . . . . . . 154

6.4.8 SDADC configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

6.4.9 SARADC configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

6.5 Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

6.6 System Timer Module (STM) configuration . . . . . . . . . . . . . . . . . . . . . . 156

Contents RM0400

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6.6.1 Software Watchdog Timer (SWT) configuration . . . . . . . . . . . . . . . . . . 156

6.6.2 PIT configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

6.6.3 GTM integration module configuration . . . . . . . . . . . . . . . . . . . . . . . . . 159

6.7 Communication interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

6.7.1 FEC interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

6.7.2 CAN nodes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

6.7.3 LFAST and SIPI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

6.7.4 DSPI configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

6.7.5 SENT Receiver (SRX) configuration . . . . . . . . . . . . . . . . . . . . . . . . . . 167

6.7.6 LINFlexD – Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

6.7.7 LINFlexD implemented registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

6.7.8 Reset and Boot modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

6.7.9 BAF configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

6.7.10 System Status and Configuration Module (SSCM) configuration . . . . 173

6.7.11 Safety modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

6.7.12 Register protection (REG_PROT) configuration . . . . . . . . . . . . . . . . . 173

6.8 Security modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178

6.8.1 Password and Device Security Module (PASS) configuration . . . . . . . 178

6.9 Debug and calibration architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183

7 Reset and Boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

7.1.1 Boot Assist Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

7.1.2 TEST flash memory block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

7.1.3 UTEST flash memory block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

7.1.4 Boot header . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186

7.2 Modules used in reset sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186

7.2.1 Power Management Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186

7.2.2 Reset Generation Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186

7.2.3 Mode Entry module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187

7.2.4 System Status and Configuration Module . . . . . . . . . . . . . . . . . . . . . . 187

7.3 Reset sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187

7.3.1 Power-on and the Reset Generation Module . . . . . . . . . . . . . . . . . . . 188

7.3.2 Power-up phase: power stabilization . . . . . . . . . . . . . . . . . . . . . . . . . . 189

7.3.3 PHASE0 Phase: analog supply initial configuration . . . . . . . . . . . . . . 190

7.3.4 PHASE1: temporization and monitoring setup . . . . . . . . . . . . . . . . . . 191

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RM0400 Contents

43

7.3.5 PHASE2: flash initial configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

7.3.6 PHASE3: device configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

7.3.7 IDLE Phase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

7.4 MC_RGM passes boot sequence control to the System Status and Control

Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

7.4.1 Reset sequence flow based on initial device condition . . . . . . . . . . . . 193

7.4.2 Possible boot-up sequences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

7.4.3 Sequence from MC_RGM IDLE to Boot CPU running code . . . . . . . . 193

7.4.4 Path from MC_RGM IDLE to serial boot mode . . . . . . . . . . . . . . . . . . 196

7.4.5 Path from MC_RGM IDLE with Core enabled to watchdog timer timeout .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198

8 Device Configuration Format (DCF) Records . . . . . . . . . . . . . . . . . . . 205

8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

8.2 DCF clients . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

8.3 DCF records . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206

8.3.1 UTEST DCF records . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

8.4 DCF client table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

8.4.1 DCF client list . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

8.4.2 Miscellaneous DCF registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216

9 Power management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218

9.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218

9.1.1 Power management framework . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218

9.1.2 Power management supply description . . . . . . . . . . . . . . . . . . . . . . . . 219

9.1.3 SPC572Lx power management controller overview . . . . . . . . . . . . . . 220

9.2 Low power mode support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222

9.2.1 Low power support and STOP mode implementation . . . . . . . . . . . . . 223

9.3 Flash power requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224

9.4 Device trimming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

9.5 Supply monitoring (POR and LVDs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

9.5.1 Power-on reset (POR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

9.5.2 Behavior of device LVDs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

9.5.3 Low Voltage Detection (LVD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226

9.6 Power sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

9.6.1 Power-up sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230

Contents RM0400

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9.6.2 Power-down sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

9.6.3 Brown-out management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

9.6.4 Low voltage requirement during crank . . . . . . . . . . . . . . . . . . . . . . . . . 236

10 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

10.1 Basic security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

10.2 Advanced security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

10.3 Detailed security information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

11 Calibration and Debug . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238

11.1 Core debug support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238

11.2 Run control and memory access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238

11.2.1 Debug and Calibration Interface (DCI) . . . . . . . . . . . . . . . . . . . . . . . . 239

11.2.2 JTAG Data Communication (JDC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

11.2.3 Sequence Processing Unit (SPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

11.3 Calibration interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253

11.3.1 JTAG Master (JTAGM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254

11.3.2 Development Trigger Semaphore (DTS) . . . . . . . . . . . . . . . . . . . . . . . 254

11.4 Debug over CAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254

11.5 Nexus Aurora . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255

11.5.1 Nexus Aurora register interface overview . . . . . . . . . . . . . . . . . . . . . . 255

11.5.2 Nexus Aurora Router (NAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256

11.6 Nexus clients . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258

11.6.1 e200z2 Nexus 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258

12 Core e200z215An3 description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

12.1 Overview of the e200z215An3 core . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

12.2 EFPU2 Floating-Point Unit features . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260

12.3 Register model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260

12.4 Single-issue operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

12.5 Signal Processing Extension/Embedded Floating-point Status and Control

Register (SPEFSCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

12.6 Exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266

12.6.1 Exception Syndrome Register (ESR) . . . . . . . . . . . . . . . . . . . . . . . . . 267

12.6.2 Machine State Register (MSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269

12.6.3 Machine Check Syndrome Register (MCSR) . . . . . . . . . . . . . . . . . . . 271

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RM0400 Contents

43

12.6.4 Interrupt Vector Prefix Registers (IVPR) . . . . . . . . . . . . . . . . . . . . . . . 273

12.6.5 Interrupt Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274

13 System Integration Unit Lite2 (SIUL2) . . . . . . . . . . . . . . . . . . . . . . . . . 283

13.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283

13.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283

13.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285

13.1.3 Register protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285

13.2 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . 286

13.2.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

13.2.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287

13.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304

13.3.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304

13.3.2 Pad control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304

13.3.3 General purpose input or output pads (GPIO) . . . . . . . . . . . . . . . . . . . 305

13.3.4 External interrupts/DMA requests (EIRQ pins) . . . . . . . . . . . . . . . . . . 306

14 Crossbar Switch (XBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

14.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

14.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

14.1.2 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . 309

14.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

14.2.1 General operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315

14.2.2 Register coherency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315

14.2.3 Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316

14.3 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317

15 Peripheral Bridge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

15.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

15.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

15.1.2 General operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

15.2 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

15.2.1 Master Privilege Registers (AIPS_MPRA) . . . . . . . . . . . . . . . . . . . . . . 319

15.2.2 Peripheral Access Control Registers (AIPS_PACRx) . . . . . . . . . . . . . 320

15.2.3 Off-Platform Peripheral Access Control Registers (AIPS_OPACRx) . . 321

15.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

Contents RM0400

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15.3.1 Access support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

16 System Memory Protection Unit (SMPU) . . . . . . . . . . . . . . . . . . . . . . 325

16.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325

16.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325

16.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327

16.4 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327

16.4.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327

16.4.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331

16.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340

16.5.1 Access evaluation macro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340

16.5.2 Putting it all together and error terminations . . . . . . . . . . . . . . . . . . . . 342

16.6 Initialization information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342

16.7 Application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342

17 Intelligent AHB Gasket (IAHBG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345

17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345

17.2 Timing diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345

17.2.1 1:1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345

17.2.2 2:1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347

17.2.3 1:2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351

17.2.4 64->32 Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355

17.2.5 32->64 Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355

18 Interrupt Controller (INTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357

18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357

18.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357

18.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359

18.4 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359

18.4.1 Software vector mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359

18.4.2 Hardware vector mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360

18.5 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360

18.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360

18.5.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361

18.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367

18.6.1 Interrupt request sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367

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RM0400 Contents

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18.6.2 Priority management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368

18.6.3 Handshaking with processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369

18.7 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372

18.7.1 Initialization flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372

18.7.2 Interrupt exception handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373

18.7.3 ISR, RTOS, and task hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375

18.7.4 Order of execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375

18.7.5 Priority ceiling protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 377

18.7.6 Selecting priorities according to request rates and deadlines . . . . . . . 379

18.7.7 Software-settable interrupt requests . . . . . . . . . . . . . . . . . . . . . . . . . . 380

18.7.8 Lowering priority within an ISR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 380

18.7.9 Negating an interrupt request outside of its ISR . . . . . . . . . . . . . . . . . 381

18.7.10 Examining LIFO contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381

18.8 Interrupt sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382

19 Enhanced Direct Memory Access (eDMA) . . . . . . . . . . . . . . . . . . . . . 383

19.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383

19.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383

19.2 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384

19.2.1 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384

19.2.2 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384

19.2.3 Wait mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385

19.3 Memory map/register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385

19.3.1 Control Register (DMA_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397

19.3.2 Error Status Register (DMA_ES) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399

19.3.3 Enable Request Register Low (DMA_ERQL) . . . . . . . . . . . . . . . . . . . 400

19.3.4 Enable Error Interrupt Register Low (DMA_EEIL) . . . . . . . . . . . . . . . . 402

19.3.5 Set Enable Request Register (DMA_SERQ) . . . . . . . . . . . . . . . . . . . . 404

19.3.6 Clear Enable Request Register (DMA_CERQ) . . . . . . . . . . . . . . . . . . 405

19.3.7 Set Enable Error Interrupt Register (DMA_SEEI) . . . . . . . . . . . . . . . . 405

19.3.8 Clear Enable Error Interrupt Register (DMA_CEEI) . . . . . . . . . . . . . . 406

19.3.9 Clear Interrupt Request Register (DMA_CINT) . . . . . . . . . . . . . . . . . . 407

19.3.10 Clear Error Register (DMA_CERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 407

19.3.11 Set START Bit Register (DMA_SSRT) . . . . . . . . . . . . . . . . . . . . . . . . 408

19.3.12 Clear DONE Status Bit Register (DMA_CDNE) . . . . . . . . . . . . . . . . . . 408

19.3.13 Interrupt Request Register Low (DMA_INTL) . . . . . . . . . . . . . . . . . . . 409

19.3.14 Error Register Low (DMA_ERRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 411

Contents RM0400

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19.3.15 Hardware Request Status Register Low (DMA_HRSL) . . . . . . . . . . . . 413

19.3.16 Channel nPriority Register (DMA_DCHPRIn) . . . . . . . . . . . . . . . . . . . 415

19.3.17 Channel nMaster ID Register (DMA_DCHMIDn) . . . . . . . . . . . . . . . . 415

19.3.18 TCD Source Address (DMA_TCDn_SADDR) . . . . . . . . . . . . . . . . . . . 416

19.3.19 TCD Transfer Attributes (DMA_TCDn_ATTR) . . . . . . . . . . . . . . . . . . . 417

19.3.20 TCD Signed Source Address Offset (DMA_TCDn_SOFF) . . . . . . . . . 418

19.3.21 TCD Minor Byte Count (Minor Loop Disabled)

(DMA_TCDn_NBYTES_MLNO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 419

19.3.22 TCD Signed Minor Loop Offset (Minor Loop Enabled and Offset Disabled)

(DMA_TCDn_NBYTES_MLOFFNO) . . . . . . . . . . . . . . . . . . . . . . . . . . 419

19.3.23 TCD Signed Minor Loop Offset (Minor Loop and Offset Enabled)

(DMA_TCDn_NBYTES_MLOFFYES) . . . . . . . . . . . . . . . . . . . . . . . . . 420

19.3.24 TCD Last Source Address Adjustment (DMA_TCDn_SLAST) . . . . . . 421

19.3.25 TCD Destination Address (DMA_TCDn_DADDR) . . . . . . . . . . . . . . . . 422

19.3.26 TCD Current Minor Loop Link, Major Loop Count (Channel Linking

Enabled) (DMA_TCDn_CITER_ELINKYES) . . . . . . . . . . . . . . . . . . . . 422

19.3.27 TCD Current Minor Loop Link, Major Loop Count (Channel Linking

Disabled) (DMA_TCDn_CITER_ELINKNO) . . . . . . . . . . . . . . . . . . . . 423

19.3.28 TCD Signed Destination Address Offset (DMA_TCDn_DOFF) . . . . . . 424

19.3.29 TCD Last Destination Address Adjustment/Scatter Gather Address

(DMA_TCDn_DLASTSGA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425

19.3.30 TCD Beginning Minor Loop Link, Major Loop Count (Channel Linking

Enabled) (DMA_TCDn_BITER_ELINKYES) . . . . . . . . . . . . . . . . . . . . 425

19.3.31 TCD Beginning Minor Loop Link, Major Loop Count (Channel Linking

Disabled) (DMA_TCDn_BITER_ELINKNO) . . . . . . . . . . . . . . . . . . . . 426

19.3.32 TCD Control and Status (DMA_TCDn_CSR) . . . . . . . . . . . . . . . . . . . 427

19.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429

19.4.1 eDMA microarchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429

19.4.2 eDMA basic data flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430

19.4.3 Error reporting and handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433

19.4.4 Channel preemption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435

19.4.5 eDMA performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435

19.5 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438

19.5.1 eDMA initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438

19.5.2 DMA programming errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440

19.5.3 DMA Arbitration mode considerations . . . . . . . . . . . . . . . . . . . . . . . . . 440

19.5.4 DMA transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441

19.5.5 eDMA TCDnstatus monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444

19.5.6 Channel linking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446